메모리 위로 쌓아도 안정적으로…KAIST, 산소 이동 제어 기술 개발

산소 이동 선택적으로 제어해 채널 결함·전극 산화 동시 억제

반복 동작에도 문턱전압 변화 억제…커패시터 없는 디램 구현

실리콘 회로 결합 시뮬레이션서 보유시간 늘고 셀 면적 줄어

관련 연구이미지. ⓒKAIST

산소 이동을 필요한 곳으로만 유도하는 층간 절연막을 이용해 산화물 반도체 기반 적층 메모리의 성능과 안정성을 높이는 기술이 개발됐다.

KAIST는 전기및전자공학부 권지민 교수 연구팀이 UNIST, 연세대학교 등 국내 연구진과 함께 산화물 수직 채널 트랜지스터의 결함을 줄이는 ‘산소 터널’ 구조를 개발했다고 20일 밝혔다. 개발 소자는 1000만 회 이상의 동작 전압 스트레스 뒤에도 문턱전압 변화가 50밀리볼트 이하로 나타났다.

연구팀은 이 소자로 커패시터 없이 트랜지스터 두 개만 사용하는 2T0C 디램을 구현했다. 데이터 보유시간은 648초 이상, 반복 동작은 1200회 이상을 기록했다.

반도체를 평면에서 계속 작게 만드는 방식이 물리적 한계에 가까워지면서 소자를 위로 쌓는 수직 구조가 대안으로 떠오르고 있다. 수직 채널 트랜지스터는 전류가 흐르는 채널을 세로로 세워 제한된 면적에 더 많은 소자를 배치할 수 있다.

산화물 반도체는 전류가 새는 현상이 적지만 산소 원자가 빠진 ‘산소 공공’이 많아지면 전기적 특성이 불안정해진다. 이를 채우려고 산소를 공급하면 금속 전극까지 산화돼 접촉 저항이 커지는 문제가 있었다.

연구팀은 질화규소·이산화규소·질화규소로 층간 절연막을 만들었다. 산소는 산화물 채널 쪽으로 이동시키고 전극 방향 확산은 막아 채널 결함과 전극 산화를 함께 줄이는 구조다.

연구팀은 이 소자가 세계 최고 수준의 전류 밀도와 기존에 보고된 산화물 수직 채널 메모리 가운데 가장 긴 데이터 보유시간, 가장 낮은 누설전류를 보였다고 설명했다.

또 측정한 소자 특성을 토대로 실리콘 기반 CMOS와 산화물 수직 채널 트랜지스터를 결합한 하이브리드 임베디드 디램을 시뮬레이션했다. 기존 CMOS 기반 임베디드 디램과 비교해 데이터 보유시간은 약 45배 늘고 셀 면적은 38% 줄어드는 것으로 나타났다.

메모리 가까이에서 연산하는 컴퓨트 인 메모리는 프로세서와 메모리 사이의 데이터 이동을 줄여 AI 연산의 전력 소모와 지연 시간을 낮추는 기술이다. 연구팀은 앞으로 소자를 미세화하고 대규모 메모리 어레이와 실제 컴퓨트 인 메모리 하드웨어를 검증할 계획이다.

이번 연구에는 KAIST 구현호 연구원이 제1저자로 참여했다. 연구 결과는 재료과학 분야 국제학술지 ‘어드밴스드 펑셔널 머티리얼즈’에 5월 20일 게재됐으며 표지 논문으로 선정됐다.

권 교수는 “고층 건물을 높이 지으려면 층수를 늘리는 것만큼 건물을 안정적으로 만드는 것이 중요하듯, 3차원 반도체도 많이 쌓으면서 안정적으로 작동하게 만드는 것이 핵심”이라며 “이번 기술은 AI 연산 속도를 높이면서 전력 소모는 줄이는 차세대 메모리 반도체 개발을 앞당길 것으로 기대한다”고 말했다.